질문은 간단해 보입니다. 단일 칩으로 얼마나 많은 2nm 칩을 만들 수 있습니까?300mm 실리콘 웨이퍼?
실제로 그 대답은 단일 숫자보다 현대 반도체 제조에 대해 훨씬 더 많은 것을 보여줍니다. 여기에는 형상, 수율 통계, 설계 균형 및 고급 프로세스의 물리적 한계가 포함됩니다.
이 기사에서는 이론적 최대값과 실제로 반도체 공장에서 발생하는 값을 구분하여 현실적이고 엔지니어링 중심의 계산을 제시합니다.
이름에도 불구하고 2nm 기술 노드는 문자 그대로의 물리적 차원을 나타내지 않습니다. 최신 노드는 실제 게이트 길이가 아닌 트랜지스터 밀도, 성능 및 전력 효율성의 향상을 반영하는 브랜딩 규칙입니다.
일반적인 2nm급 프로세스에는 게이트 전체 또는 나노시트 트랜지스터, 수십 나노미터 정도의 유효 게이트 길이, 광범위한 극자외선 리소그래피 사용이 포함됩니다. 결과적으로 노드 라벨이 아닌 다이 면적이 웨이퍼에 들어가는 칩 수를 결정하는 주요 요소입니다.
표준 300mm 웨이퍼의 반경은 150mm이며 총 기하학적 면적은 약 70,685mm²입니다. 그러나 이 영역을 모두 사용할 수 있는 것은 아닙니다.
엣지 배제, 스크라이브 라인, 공정 제어 영역으로 인해 유효 면적이 줄어듭니다. 실제 제조 환경에서는 웨이퍼의 약 94~96%를 사용할 수 있으며 다이에는 약 66,000~68,000mm²를 사용할 수 있습니다.
2nm 노드에서 다이 크기는 애플리케이션에 따라 크게 달라집니다.
고성능 모바일 프로세서는 일반적으로 약 80~120mm²를 차지합니다. 로직 칩렛은 훨씬 더 작으며, 대개 25~40mm² 범위입니다. 이와 대조적으로 대형 AI 가속기는 300mm²를 초과할 수 있으며 때로는 500mm² 이상에 접근할 수도 있습니다.
이러한 차이가 칩 수 결과를 좌우합니다.
다이 면적이 약 100mm²인 모바일 시스템온칩을 생각해 보세요.
사용 가능한 웨이퍼 영역을 다이 크기로 나누면 대략 680개의 다이가 생성됩니다. 웨이퍼 형상과 가장자리 손실을 고려하면 총 다이 수는 일반적으로 약 600~630개로 떨어집니다.
그러면 수익률이 결정적인 요소가 됩니다. 대규모 고급 노드 SoC의 경우 프로세스가 성숙되면 현실적인 수율은 종종 70~80%에 이릅니다.
그 결과 웨이퍼당 약 420~500개의 완전한 기능 칩이 생성됩니다.
Chiplet 아키텍처는 웨이퍼 효율성을 획기적으로 향상시킵니다.
30mm² 로직 칩렛의 경우 동일한 웨이퍼는 이론적으로 2,200개 이상의 다이를 수용할 수 있습니다. 형상 손실 후 약 2,000~2,100개의 총 다이가 남아 있습니다.
다이가 작을수록 결함에 덜 민감하기 때문에 일반적으로 수율은 90~95%에 이릅니다.
이는 웨이퍼당 약 1,800~2,000개의 우수한 칩렛을 생산하며, 이는 칩렛 기반 전략이 고급 노드에서 지배적이 되고 있는 이유를 설명합니다.
대형 AI 프로세서는 웨이퍼 경제성을 한계까지 밀어붙입니다.
다이 크기가 500mm²인 경우 웨이퍼는 가장자리 손실 후 총 다이 수를 110~120개 정도만 맞출 수 있습니다. 2nm에서 이러한 대형 다이의 초기 수율은 40~60% 사이로 떨어질 수 있습니다.
결과적으로 단일 웨이퍼에서 약 45~70개의 사용 가능한 칩만 얻을 수 있으며, 이는 고급 AI 하드웨어의 높은 비용에 직접적으로 기여합니다.
수율은 결함 밀도와 밀접하게 연관되어 있습니다. 단순화된 수율 모델은 다이 면적이 증가함에 따라 수율이 기하급수적으로 감소한다는 것을 보여줍니다.
결함 밀도가 매우 낮더라도 대형 다이에 큰 영향을 미칠 수 있습니다. 고급 노드에서는 칩의 최종 가격을 결정하는 주요 요소로서 수율이 웨이퍼 비용보다 더 중요한 경우가 많습니다.
순전히 기하학적 계산은 스크라이브 라인, 테스트 구조, 중복 회로 및 성능 비닝을 포함한 많은 실제 요소를 무시합니다.
동일한 웨이퍼의 칩은 속도, 전력 소비 및 전압 허용 오차가 다를 수 있습니다. 그 중 일부만이 최상위 제품에 해당됩니다.
2nm 노드의 300mm 웨이퍼의 경우 실제 결과는 대략 다음과 같습니다.
대형 AI 프로세서를 위한 45~70개의 양호한 다이
모바일 SoC용 420~500개의 양호한 다이
1,800~2,000개의 우수한 로직 칩렛
이 수치는 이론적 한계보다는 제조 현실을 반영합니다.
2nm 노드에서는 더 이상 기능 축소만으로 발전이 이루어지지 않습니다. 이는 재료 품질, 웨이퍼 평탄도, 결함 제어 및 고급 패키징 전략에 따라 달라집니다.
더 의미 있는 질문은 더 이상 웨이퍼에 얼마나 많은 칩이 들어가는가가 아니라 결정 성장부터 최종 패키징에 이르기까지 전체 제조 공정에서 얼마나 많은 고성능, 신뢰성 및 경제적으로 실행 가능한 칩이 살아남을 수 있는지입니다.
질문은 간단해 보입니다. 단일 칩으로 얼마나 많은 2nm 칩을 만들 수 있습니까?300mm 실리콘 웨이퍼?
실제로 그 대답은 단일 숫자보다 현대 반도체 제조에 대해 훨씬 더 많은 것을 보여줍니다. 여기에는 형상, 수율 통계, 설계 균형 및 고급 프로세스의 물리적 한계가 포함됩니다.
이 기사에서는 이론적 최대값과 실제로 반도체 공장에서 발생하는 값을 구분하여 현실적이고 엔지니어링 중심의 계산을 제시합니다.
이름에도 불구하고 2nm 기술 노드는 문자 그대로의 물리적 차원을 나타내지 않습니다. 최신 노드는 실제 게이트 길이가 아닌 트랜지스터 밀도, 성능 및 전력 효율성의 향상을 반영하는 브랜딩 규칙입니다.
일반적인 2nm급 프로세스에는 게이트 전체 또는 나노시트 트랜지스터, 수십 나노미터 정도의 유효 게이트 길이, 광범위한 극자외선 리소그래피 사용이 포함됩니다. 결과적으로 노드 라벨이 아닌 다이 면적이 웨이퍼에 들어가는 칩 수를 결정하는 주요 요소입니다.
표준 300mm 웨이퍼의 반경은 150mm이며 총 기하학적 면적은 약 70,685mm²입니다. 그러나 이 영역을 모두 사용할 수 있는 것은 아닙니다.
엣지 배제, 스크라이브 라인, 공정 제어 영역으로 인해 유효 면적이 줄어듭니다. 실제 제조 환경에서는 웨이퍼의 약 94~96%를 사용할 수 있으며 다이에는 약 66,000~68,000mm²를 사용할 수 있습니다.
2nm 노드에서 다이 크기는 애플리케이션에 따라 크게 달라집니다.
고성능 모바일 프로세서는 일반적으로 약 80~120mm²를 차지합니다. 로직 칩렛은 훨씬 더 작으며, 대개 25~40mm² 범위입니다. 이와 대조적으로 대형 AI 가속기는 300mm²를 초과할 수 있으며 때로는 500mm² 이상에 접근할 수도 있습니다.
이러한 차이가 칩 수 결과를 좌우합니다.
다이 면적이 약 100mm²인 모바일 시스템온칩을 생각해 보세요.
사용 가능한 웨이퍼 영역을 다이 크기로 나누면 대략 680개의 다이가 생성됩니다. 웨이퍼 형상과 가장자리 손실을 고려하면 총 다이 수는 일반적으로 약 600~630개로 떨어집니다.
그러면 수익률이 결정적인 요소가 됩니다. 대규모 고급 노드 SoC의 경우 프로세스가 성숙되면 현실적인 수율은 종종 70~80%에 이릅니다.
그 결과 웨이퍼당 약 420~500개의 완전한 기능 칩이 생성됩니다.
Chiplet 아키텍처는 웨이퍼 효율성을 획기적으로 향상시킵니다.
30mm² 로직 칩렛의 경우 동일한 웨이퍼는 이론적으로 2,200개 이상의 다이를 수용할 수 있습니다. 형상 손실 후 약 2,000~2,100개의 총 다이가 남아 있습니다.
다이가 작을수록 결함에 덜 민감하기 때문에 일반적으로 수율은 90~95%에 이릅니다.
이는 웨이퍼당 약 1,800~2,000개의 우수한 칩렛을 생산하며, 이는 칩렛 기반 전략이 고급 노드에서 지배적이 되고 있는 이유를 설명합니다.
대형 AI 프로세서는 웨이퍼 경제성을 한계까지 밀어붙입니다.
다이 크기가 500mm²인 경우 웨이퍼는 가장자리 손실 후 총 다이 수를 110~120개 정도만 맞출 수 있습니다. 2nm에서 이러한 대형 다이의 초기 수율은 40~60% 사이로 떨어질 수 있습니다.
결과적으로 단일 웨이퍼에서 약 45~70개의 사용 가능한 칩만 얻을 수 있으며, 이는 고급 AI 하드웨어의 높은 비용에 직접적으로 기여합니다.
수율은 결함 밀도와 밀접하게 연관되어 있습니다. 단순화된 수율 모델은 다이 면적이 증가함에 따라 수율이 기하급수적으로 감소한다는 것을 보여줍니다.
결함 밀도가 매우 낮더라도 대형 다이에 큰 영향을 미칠 수 있습니다. 고급 노드에서는 칩의 최종 가격을 결정하는 주요 요소로서 수율이 웨이퍼 비용보다 더 중요한 경우가 많습니다.
순전히 기하학적 계산은 스크라이브 라인, 테스트 구조, 중복 회로 및 성능 비닝을 포함한 많은 실제 요소를 무시합니다.
동일한 웨이퍼의 칩은 속도, 전력 소비 및 전압 허용 오차가 다를 수 있습니다. 그 중 일부만이 최상위 제품에 해당됩니다.
2nm 노드의 300mm 웨이퍼의 경우 실제 결과는 대략 다음과 같습니다.
대형 AI 프로세서를 위한 45~70개의 양호한 다이
모바일 SoC용 420~500개의 양호한 다이
1,800~2,000개의 우수한 로직 칩렛
이 수치는 이론적 한계보다는 제조 현실을 반영합니다.
2nm 노드에서는 더 이상 기능 축소만으로 발전이 이루어지지 않습니다. 이는 재료 품질, 웨이퍼 평탄도, 결함 제어 및 고급 패키징 전략에 따라 달라집니다.
더 의미 있는 질문은 더 이상 웨이퍼에 얼마나 많은 칩이 들어가는가가 아니라 결정 성장부터 최종 패키징에 이르기까지 전체 제조 공정에서 얼마나 많은 고성능, 신뢰성 및 경제적으로 실행 가능한 칩이 살아남을 수 있는지입니다.
